". Maximale Arbeitsfrequenz Jedes Flipflop hat eine Verzögerungszeit. Ein Blick in die Datenblätter der entsprechenden JK-Flipflop Bausteine zeigt: die liegt i. a. zwischen 20 und 50 ns. Bei zehn Flipflops läge die Verzögerungszeit dann zwischen 100 und 500 ns oder 0, 1 bis 0, 5 µs und die maximale Arbeitsfrequenz dann zwischen 10 und 20 MHz. Bis jetzt haben wir nur geradzahlige Frequenzteiler betrachtet. Bei ungeradzahligen Teilern nimmt man den Rückstelleingang am Flipflop zu Hilfe. Wie das geht, zeigt der folgende Abschnitt. 4 - Ungeradzahliger Frequenzteiler 1: 3 Bei einem ungeradzahligem Teilungsverhältnis setzt man ein AND-Gatter für die automatische Rückstellung (RESET) ein. Abb. 8 Ungeradzahliger Teiler. Wenn beide Ausgänge der FF eine 1 zeigen, werden beide RESET-Eingänge auf 0 gesetzt und der Zähler beginnt von vorn. D flip flop frequenzteiler 1. Das zugehörige Oszillogramm zeigt, dass die Ausgangsfrequenz 2 Hz ist. Abb. 9 - Oszillogramm mit Eingangsfrequenz: 6 Hz, Ausgangsfrequenz: 2 Hz. Die Punkte tn+3 und tn+4 fallen zeitlich zusammen, so dass sie hier mit tn+3/4 bezeichnet wurden.
Verglichen mit der Zustandssteuerung erreicht man bei Schaltwerken mit Taktsteuerung eine bessere Störsicherheit. Die Verarbeitung der Information erfolgt wie bei den taktzustandsgesteuerten RS- und D-Flipflops erst nach der Änderung des Taktpegels. Eine besonders sichere Arbeitsweise ergibt sich beim Zusammenwirken von zwei taktgesteuerten Speicherwerken, wo das eine nach der Vorderflanke und der zweite Speicher nach der Rückflanke des Taktsignals arbeitet. Mit der dynamischen Taktflankensteuerung wird eine nochmalige Verbesserung erreicht. Master-Slave-Prinzip Die Eingangsdaten liegen bei S und R am ersten Speicher an und sollen nach dem positiven Taktwechsel eingelesen werden. Der Ausgang Q1 und Q2 des Schaltwerks bleibt in dieser Zeit unverändert. Elektronik-Projekte - Frequenzteiler. Der Eingangsspeicher wird als Master bezeichnet. Bei der im Bild gezeigten Taktpegelsteuerung übernimmt der Master zum Zeitpunkt t2 die Eingangsdaten. Er verarbeitet sie und gibt das Ergebnis an seine Ausgänge, die im Schaltwerk nicht nach außen geführt sind.
Der Zustand 0 oder 1 des D Eingangs wird bei der nächsten Taktflanke vom Q Ausgang übernommen. Werbung
Das heißt, aus einem Signal mit der Frequenz f = 10 kHz (T = 0. 1 ms) wird ein Signal mit einer Frequenz von f = 1 kHz (T = 1 ms). Der positive Impuls am Eingang des Toggle – Flip Flops hat eine Dauer von 400 us. Diese Dauer reicht, um das Flip Flop zu schalten. In der Praxis funktioniert diese Schaltung einwandfrei und wird somit beibehalten. Gesamtschaltung
Der Slave kann somit ein RS-FF sein, da der irreguläre Eingangszustand ausgeschlossen ist. Zur eingehenden Untersuchung der Arbeitsweise des zweiflankengesteuerten JK-Master-Slave Flipflop wurde es, wie im folgenden Bild zu sehen, für eine Simulation aus Einzelbaugruppen zusammengestellt. Somit lassen sich auch die Signale darstellen, die am kommerziellen IC nicht messbar sind. Der Steuertakt C wird durch Impulsglieder in gleich kurze Taktpulse CPM für den Master und CPS für den Slave aufbereitet. Damit der Slave auf der fallenden Taktflanke schaltet, wird sein Taktsignal zuvor invertiert. Um die gute Störsicherheit zu demonstrieren, wurden die Frequenzen der Datensignale an J und K bewusst unterschiedlich und höher als der Takt eingestellt. Die Signalzuordnungen im Zeitablaufdiagramm sind für die positiven Taktflanken 1 bis 3 eindeutig. Bei 4 wird der Ausgang QM gesetzt, obgleich für J und K die Pegel nach Low wechseln. D-Flip-Flop und D-Latches. Da aber der Steuerpuls eine endliche Breite hat, bestimmt zum Pulsende der gerade noch bestehende High Pegel von J. An den positiven Taktflanken 5 bis 7 sind die Pegelzustände an J und K wieder eindeutig erkennbar.
Dadurch benötige ich nur eine Versorgungsspannung von 5 Volt und Masse (GND). Auszug aus dem Datenblatt des NAND – Gatters 74HCT132 mit Schmittriggereingang Aus dieser Tabelle des 74HCT132 kann man die Pegel ablesen, die benötigt, werden um ein eindeutiges LOW bzw. HIGH zu erkennen. Da wir eine Versorgungsspannung von 5V haben, nehmen wir den Mittelwert von 4. 5V und 6V. Ich beziehe mich jetzt auf die typischen Werte bei 5V. Ein LOW wird erkannt, solange die Eingangsspannung nicht größer als ist. Ein HIGH wird erkannt, sobald die Eingangsspannung größer als Da wir nur eine Versorgungsspannung von 12 Volt haben, realisierte ich einen Spannungsregler mit einer Zenerdiode und einem Widerstand. Die Zenerdiode hat eine Zenerspannung von 5. 2 Volt. Der Widerstand R38 ist für die Strombegrenzung zuständig. D flip flop frequenzteiler 3. Da die Logik nur sehr wenig Strom aufnimmt und die Spannung durch die Zenerdiode stabil gehalten wird, kann ein Widerstand von 1. 5 k eingesetzt werden. Dies ergibt einen Leerlaufstrom (wenn keine Logik angeschlossen ist) von Das NAND – Gatter Das Oszillatorsignal wird zuerst auf ein NAND – Gatter mit Schmittriggereingang geschaltet, um eine Rechteckform zu bekommen.
Das T-Master-Slave Flipflop arbeitet als Toggle-FF, wenn beim JK-Master-Slave-FF an beiden Eingängen dauerhaft High Pegel anliegt.
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