(Frequenz-) Teiler ANALOGES FLIRT Der Frequenzteiler soll die Frequenz des Oszillators, der mit einer Frequenz von 33 kHz schwingt, durch den Faktor 10 teilen. Somit sollten wir eine Frequenz von 3. 3 kHz erhalten. Diese Frequenz wird dann für die Modulation verwendet.. Der Frequenzteiler besteht im wesentlichen aus einem NAND – Gatter, einem Counter, einem Toggle Flip Flop, und damit wir ein Signal ohne DC – Anteil bekommen, gehört noch ein Hochpass dazu, der eine Grenzfrequenz von einigen Hz hat. Die Anordnung der einzelnen Elemente kann man an dem nachstehenden Blockschaltbild erkennen. Das Signal vom Oszillator Das Signal, das vom Oszillator geliefert wird, sollte einem Sinus mit 33 kHz entsprechen. Durch die Realisierung des Oszillators mit einem Quarz sollten keine Oberwellen vorhanden sein. RS-Flipflop | einfach erklärt für dein Elektrotechnikstudium · [mit Video]. Das Oszillatorsignal muss einen Offset von 2. 5 V haben und eine Amplitude von mindestens 4 Vss, damit die anschließende Logikschaltung sauber schaltet. Ich verwende für den gesamten Teiler eine CMOS – Logik.
Wie arbeitet die Schaltung? Aus den vorherigen Überlegungen wissen wir, dass das erste Flipflop JK1 mit seiner fallenden Flanke beim Nachbar-Flipflop JK2 dafür sorgt, dass dessen Ausgang Q n auf Q n+1 geht. Gestartet wird bei t n mit dem Zustand CLK = Q-JK1 = Q-JK2 = 0. Zeit Q-JK1 1-er Q-JK2 2-er t n 0 t n+1 1 t n+2 t n+3 t n+4 Nacheinander werden die Phasen {Q-JK1 = 1, Q-JK2 = 0}, {Q-JK1 = 0, Q-JK2 = 1} und {Q-JK1 = 1, Q-JK2 = 1} durchlaufen. D flip flop frequenzteiler foot. Zum Zeitpunkt t n+3 werden die beiden JK-Flipflop über das AND-Gatter zurückgesetzt und der Zählvorgang beginnt sofort von vorn. Der RESET-Impuls ist so kurz, dass er auf der Zeitachse in diesem Maßstab nicht angezeigt werden kann; es folgt sofort t n+4. Aus diesem Grund habe ich die Zeitpunkte zusammengelegt zu t n+3/4. Zusatzaufgaben Die Frage, aus wievielen JK-Flipflops ein Frequenzteiler 1: 5 aufgebaut und mit welcher Zusatzbeschaltung er versehen sein müsste, sollte sich jetzt beantworten lassen. Überlege selbst und gib eine Schaltungslösung an.
". Maximale Arbeitsfrequenz Jedes Flipflop hat eine Verzögerungszeit. Ein Blick in die Datenblätter der entsprechenden JK-Flipflop Bausteine zeigt: die liegt i. a. zwischen 20 und 50 ns. Bei zehn Flipflops läge die Verzögerungszeit dann zwischen 100 und 500 ns oder 0, 1 bis 0, 5 µs und die maximale Arbeitsfrequenz dann zwischen 10 und 20 MHz. Bis jetzt haben wir nur geradzahlige Frequenzteiler betrachtet. Bei ungeradzahligen Teilern nimmt man den Rückstelleingang am Flipflop zu Hilfe. Wie das geht, zeigt der folgende Abschnitt. 4 - Ungeradzahliger Frequenzteiler 1: 3 Bei einem ungeradzahligem Teilungsverhältnis setzt man ein AND-Gatter für die automatische Rückstellung (RESET) ein. Abb. 8 Ungeradzahliger Teiler. Wenn beide Ausgänge der FF eine 1 zeigen, werden beide RESET-Eingänge auf 0 gesetzt und der Zähler beginnt von vorn. Das zugehörige Oszillogramm zeigt, dass die Ausgangsfrequenz 2 Hz ist. D flip flop frequenzteiler sandals. Abb. 9 - Oszillogramm mit Eingangsfrequenz: 6 Hz, Ausgangsfrequenz: 2 Hz. Die Punkte tn+3 und tn+4 fallen zeitlich zusammen, so dass sie hier mit tn+3/4 bezeichnet wurden.
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